基于51单片机和CPLD的数字频率计

　　在传统的控制系统中，通常将单片机作为控制核心并辅以相应的元器件构成一个整体。但这种方法硬件连线复杂、可靠性差，且在实际应用中往往需要外加扩展芯片，这无疑会增大控制系统的体积，还会增加引入干扰的可能性。对一些体积小的控制系统，要求以尽可能小的器件体积实现尽可能复杂的控制功能，直接应用单片机及其扩展芯片就难以达到所期望的效果。
　　复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，它的出现，改变了数字电路的设计方法、增强了设计的灵活性。基于此，本文提出了一种采用Altera公司的CPLD(EPM7128SLC84-15)和Atmel公司的单片机(AT89S51)相结合的数字频率计的设计方法。该数字频率计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入，独到之处体现在用软件取代了硬件。
　　在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号；而单片机受本身时钟频率和若干指令运算的限制，测频较慢，无法满足高速、高精度的测频要求。采用高集成度、高速的CPLD为实现高速、高精度的测频提供了保证。
　　整个测频系统分为多个功能模块，如信号同步输入、控制部件、分频和计数部件、定时、脉冲宽度测量、数码显示、和标频信号等模块。除数码管、和标频信号外，其他模块可集成于CPLD芯片中各个逻辑模块用硬件描述语言VHDL来描述其功能，然后通过EDA开发平台来仿真，最后对CPLD芯片进行编程，以实现系统的要求。
　　主要芯片:AT89S51功能特性概述和CPLD芯片简介
　　AT89S51提供以下标准功能：4K字节Flash闪速存储器，128个字节内部RAM，32个I/O口线，看门狗（WDT），两个数据指针，两个16位定时/计数器，一个全双共串行通信口，片内振荡器及时钟电路。同时，AT89S51可降至0Hz的静态逻辑操作，并支持两种软件可选的节电工作模式。空闲方式停止CPU的工作，但允许RAM，定时/计数器，串行通信口及中断系统继续工作。掉电方式保存RAM中的内容，但振荡器停止工作并禁止其它所有部件工作直到下一个硬件复位；
　　CPLD器件是ALTERA公司所生产的EPM7128SLC84-15。它是在ALTERA公司的第二代MAX结构基础上，采用先进的氧化物半导体EEPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数，可以快速而有效的重新编程，EPM7128SLC84-15包含128个宏单元，每16个宏单元组成一个逻辑阵列块，同时每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。
　　其中逻辑阵列块(LAB)由16个宏单元(MacrocellS)阵列组成，多个逻辑阵列块通过可编程互连阵列(PIA)互相连按；宏单元(MacroCellS)由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成:可编程互连阵列(PIA)是一种可编程全局总线，连接着器件中的任何信号起源和信号目的地，使信号可以通过整个器件，且PIA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测；I/0控制块(I/0ControlBlock)允许每一个I/0管脚可以被单独的配置为输入、输出、双向管脚，且所有I/O引脚都有一个三态缓冲器。
　　主要工作原理：
　　频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。本数字频率计是按照计算每秒内待测信号的脉冲个数的基本原理来设计，此时我们取闸门时间为1秒。
　　数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含译脉冲发生器、码驱动电路和显示电路，其原理框图如图1所示。

　　图1数字频率计原理框图
　　该频率计各项功能能够设计指标。在开发过程中，还综合运用了MAX+plusII、KeiluVision2、protelDxp等开发工具，使用了VHDL及汇编语言。
　　本系统将智能控制灵活、逻辑运算能力强的单片机和集成度高、运算速度快的CPLD相结合，突破了传统电子系统设计的瓶颈，使设计的系统具有结构紧凑、体积小、可靠性高、测频范围宽、精度高等优点，充分利用单片机和CPLD各自的优势，将测量的主体分配给CPLD，既可满足测频对速度方面的要求和多I/0口的要求，同时利用单片机具有良好的人机接口和控制运算的功能，可以较简单地实现键盘和显示控制以及数据处理运算。本系统可作为独立的仪表使用，也可用做其他仪器仪表的组成部分。

《基于51单片机和CPLD的数字频率计》

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文章名称： 基于51单片机和CPLD的数字频率计

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